本發(fā)明公開了一種改善集成電路制程中硅位錯(cuò)的方法,包括以下步驟:A)用氧化法生長第一柵氧化層;B)在第一柵氧化層上用化學(xué)氣相沉積法沉積預(yù)定厚度的第二柵氧化層;C)通過電性測(cè)量儀器調(diào)整第一和第二柵氧化層的厚度,使MOS器件的電性參數(shù)符合制程要求。本發(fā)明可有效減少硅位錯(cuò),降低集成電路
芯片的泄露電流,從而提高集成電路芯片的良率。
聲明:
“改善集成電路制程中硅位錯(cuò)的方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
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