本發(fā)明公開了一種亂序高性能核的混合分支預(yù)測裝置及方法，涉及計(jì)算機(jī)分支預(yù)測領(lǐng)域。該裝置能夠進(jìn)行處理器微體系結(jié)構(gòu)級的性能評估，減輕因分支預(yù)測失敗、缺失指令所導(dǎo)致的亂序高性能處理器重命名阻塞；該裝置提供一種高精度、且參數(shù)化靈活可配的混合分支預(yù)測器，由全局歷史信息分支TAGE預(yù)測器、統(tǒng)計(jì)校正預(yù)測器和循環(huán)預(yù)測器組成；所述TAGE預(yù)測器利用參數(shù)化的Tagged部件及分體讀取改進(jìn)策略，實(shí)現(xiàn)高精度分支預(yù)測，并減少訪問沖突；所述統(tǒng)計(jì)校正預(yù)測器用于根據(jù)TAGE預(yù)測器的預(yù)測結(jié)果和置信度，確認(rèn)或還原TAGE預(yù)測器的預(yù)測結(jié)果；所述循環(huán)預(yù)測器用于利用替換策略和循環(huán)分支折合技術(shù)，預(yù)測具有長循環(huán)主體的規(guī)則循環(huán)。該發(fā)明充分利用有限的硬件存儲開銷，極大程度地減少訪問沖突，在提高分支預(yù)測精度的同時(shí)提升處理器整體性能。