本發(fā)明提供的基于FPGA的主備時(shí)鐘相位對(duì)齊裝置及方法,延時(shí)器用于實(shí)現(xiàn)對(duì)所述主用板時(shí)鐘和所述備用板時(shí)鐘的可控精細(xì)延時(shí)調(diào)整,檢測(cè)器用于實(shí)現(xiàn)延時(shí)后所述主用板時(shí)鐘和所述備用板時(shí)鐘相位關(guān)系的檢測(cè),并將檢測(cè)結(jié)果輸出給控制器,所述控制器用于實(shí)現(xiàn)檢測(cè)結(jié)果的決策并發(fā)出控制命令給所述延時(shí)器以完成所述主用板時(shí)鐘和所述備用板時(shí)鐘相位關(guān)系調(diào)整,在FPGA內(nèi)即可實(shí)現(xiàn),能夠有效的降低系統(tǒng)設(shè)計(jì)復(fù)雜度,實(shí)現(xiàn)主備倒換業(yè)務(wù)無(wú)損。
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“基于FPGA的主備時(shí)鐘相位對(duì)齊裝置及方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
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