本實(shí)用新型提供了一種存儲(chǔ)器芯片內(nèi)建自測(cè)試電路裝置，包括待測(cè)電路、寄存器、比較電路以及測(cè)試結(jié)果輸出模塊。待測(cè)電路用于根據(jù)原始測(cè)試向量生成測(cè)試數(shù)據(jù)信號(hào)。比較電路連接至待測(cè)電路和寄存器，用于對(duì)經(jīng)過(guò)寄存器延遲后的原始測(cè)試向量和測(cè)試數(shù)據(jù)信號(hào)進(jìn)行邏輯異或運(yùn)算，生成用于表示待測(cè)電路是否有效的測(cè)試結(jié)果指示信號(hào)。測(cè)試結(jié)果輸出模塊用于根據(jù)測(cè)試結(jié)果指示信號(hào)，擇一輸出用于表示待測(cè)電路有效的有效測(cè)試結(jié)果和邏輯狀態(tài)指示值中的一種。不僅能夠判斷出待測(cè)電路是否有效，而且進(jìn)一步得到待測(cè)電路的失效形態(tài)，即能夠從測(cè)試結(jié)果中直接得出測(cè)試數(shù)據(jù)信號(hào)的邏輯狀態(tài)，以及原始測(cè)試向量的邏輯狀態(tài)。不僅提高測(cè)試效率，而且便于后續(xù)對(duì)待測(cè)電路的檢修。