本發(fā)明揭示了一種集成電路的可靠性分析測試結(jié)構(gòu),該測試結(jié)構(gòu)包括:襯底,包含有源區(qū)和隔離區(qū),具有一柵極、通孔和一互連線的n級待測結(jié)構(gòu),測試電壓端以及電介質(zhì),所述通孔位于所述隔離區(qū)上。本發(fā)明還揭示了該測試結(jié)構(gòu)的測試方法,包括:根據(jù)所述的測試結(jié)構(gòu)實際形成待測試結(jié)構(gòu);對所述待測結(jié)構(gòu)施加電壓使所述待測結(jié)構(gòu)失效,所述測試電壓端接入測試電壓,所述有源區(qū)和每一級的所述節(jié)點均接地,直到所述待測結(jié)構(gòu)失效;測試所述待測結(jié)構(gòu)的失效位置,所述測試電壓端接入工作電壓,分別使所述有源區(qū)和每一級的所述節(jié)點接地。本發(fā)明的測試結(jié)構(gòu)能準確評估有源區(qū)上的通孔與相鄰柵極之間電介質(zhì)的可靠性。
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“集成電路的可靠性分析測試結(jié)構(gòu)及其測試方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學習研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
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