本發(fā)明公開了一種在晶圓上對時鐘異步
芯片進(jìn)行多個芯片并行測試的方法;包括以下步驟:步驟一,通過過程控制,由自動測試設(shè)備的算法圖形產(chǎn)生器或順序向量生成器產(chǎn)生同步的信號,加載在所有的被測芯片上;步驟二,在抓取使能的控制下,通過矩陣的功能,把輸出端引導(dǎo)到數(shù)字抓取模塊,數(shù)字抓取模塊具有高頻的采樣時鐘,按照采樣時鐘的頻率=N×激勵時鐘頻率的方式進(jìn)行信號采樣,N為大于等于3的正整數(shù);步驟三,采樣后的數(shù)據(jù)在地址失效存儲器中存放,一個被測芯片的應(yīng)答信號占據(jù)地址失效存儲器中的一行位置,依次類推,N個被測對象將占據(jù)N行地址失效存儲器空間;步驟四,對每一行地址失效存儲器的數(shù)據(jù)進(jìn)行分析。本發(fā)明可以有效縮短測試時間。
聲明:
“在晶圓上對時鐘異步芯片進(jìn)行多個芯片并行測試的方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)