本申請涉及一種集成電路的分析方法、裝置、計(jì)算機(jī)設(shè)備和存儲介質(zhì)。所述方法包括:獲取待測器件包含的數(shù)字集成電路對應(yīng)的門級網(wǎng)表,所述門級網(wǎng)表用于描述所述數(shù)字集成電路包括的多條路徑及每條路徑上的門電路包括的至少一邏輯門;根據(jù)所述門級網(wǎng)表獲取每條路徑的路徑信息;根據(jù)所述路徑信息和預(yù)設(shè)器件退化模型計(jì)算每條所述路徑的延時增量;根據(jù)所述延時增量和失效邊界條件計(jì)算每條所述路徑的失效時間,并將最小失效時間對應(yīng)的路徑作為所述數(shù)字集成電路的關(guān)鍵失效路徑。通過本方法可基于電路負(fù)載及時序要求分析出集成電路中導(dǎo)致可靠性退化的關(guān)鍵失效路徑,從而在設(shè)計(jì)早期對該路徑進(jìn)行加固,提高集成電路的可靠性。
聲明:
“集成電路的關(guān)鍵失效路徑分析方法、裝置、計(jì)算機(jī)設(shè)備” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)