本發(fā)明涉及FPGA靜態(tài)時(shí)序分析算法,具體為提取出整個(gè)電路存在的所有時(shí)序路徑,考察信號(hào)在這些路徑上通過(guò)時(shí)是否滿足時(shí)序約束的要求,通過(guò)對(duì)最大路徑延遲和最小路徑延遲的分析找出違背時(shí)序約束的錯(cuò)誤。本發(fā)明能夠更快的發(fā)現(xiàn)使
芯片時(shí)序失效和對(duì)芯片性能起決定作用的關(guān)鍵路徑。
聲明:
“FPGA靜態(tài)時(shí)序分析算法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)