一種快速的集成電路測(cè)試流程優(yōu)化方法,通過對(duì)測(cè)試項(xiàng)目重排序,減少了失效芯片的測(cè)試時(shí)間。包括步驟:S10:確定驗(yàn)證分析階段測(cè)試向量和測(cè)試流程;S20:確定的測(cè)試向量和測(cè)試流程對(duì)芯片進(jìn)行驗(yàn)證分析并得到原始的通過/失效測(cè)試信息表;S30:調(diào)用轉(zhuǎn)換程序?qū)⑼ㄟ^/失效測(cè)試信息表轉(zhuǎn)化為測(cè)試項(xiàng)目有效性表;S40:應(yīng)用基于測(cè)試效率系數(shù)的排序方法,對(duì)測(cè)試項(xiàng)目進(jìn)行優(yōu)化,得到一個(gè)優(yōu)化的測(cè)試流程。本發(fā)明提出的優(yōu)化方法具有簡(jiǎn)單、易于實(shí)現(xiàn)且優(yōu)化速度快的特點(diǎn)。優(yōu)化速度快使得本發(fā)明特別適合應(yīng)用于現(xiàn)代SOC測(cè)試中測(cè)試項(xiàng)目一般都比較多的情況。