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測(cè)試3DNAND字線電阻的方法

1135   編輯:管理員   來(lái)源:中冶有色技術(shù)網(wǎng)  
2023-03-19 09:00:11
本發(fā)明涉及存儲(chǔ)器失效分析技術(shù)領(lǐng)域,尤其涉及一種測(cè)試3D?NAND字線電阻的方法,包括:步驟S1,將3D?NAND減薄至暴露每層字線的第一接觸孔和第二接觸孔;步驟S2,在所述字線的第一端,形成金屬墊覆蓋每層所述字線的所述第一接觸孔,以將每層所述字線的第一端電連接;步驟S3,在所述字線的第二端,選取一層待測(cè)試字線,在所述待測(cè)試字線的所述第二接觸孔上標(biāo)記出待測(cè)點(diǎn);步驟S4,使用導(dǎo)電膠將所述金屬墊引出至臨近所述待測(cè)點(diǎn)的位置;步驟S5,選取所述導(dǎo)電膠上臨近所述待測(cè)點(diǎn)的一量測(cè)點(diǎn),使用探針量取所述量測(cè)點(diǎn)與所述待測(cè)點(diǎn)之間的電阻值,作為所述待測(cè)試字線的所述第一端和所述第二端之間的電阻值。
聲明:
“測(cè)試3DNAND字線電阻的方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)
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