本發(fā)明涉及具有低功耗掃描觸發(fā)器的集成電路。一種掃描-可測(cè)試集成電路,包括第一觸發(fā)器和第二觸發(fā)器。第一觸發(fā)器包括第一鎖存器和第二鎖存器,以及第二觸發(fā)器包括第三鎖存器和第四鎖存器以及邏輯電路。在掃描測(cè)試的掃描-移位模式期間,第一觸發(fā)器將測(cè)試模板的第一比特移入第二觸發(fā)器。接著第一觸發(fā)器將測(cè)試模板的第二比特移入第二觸發(fā)器。當(dāng)?shù)谝槐忍睾偷诙忍氐倪壿嫚顟B(tài)相同時(shí),邏輯電路將提供給第三鎖存器的時(shí)鐘信號(hào)失效,其中第三鎖存器是主鎖存器。第三鎖存器和第四鎖存器的輸出端子保持在與第一比特相對(duì)應(yīng)的邏輯狀態(tài),由此減小功率損耗。
聲明:
“具有低功耗掃描觸發(fā)器的集成電路” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)