本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體為一種支持亂序處理器數(shù)據(jù)預(yù)取的緩存訪問系統(tǒng)。本發(fā)明系統(tǒng)具體包括：LOAD訪存信息追蹤排序模塊、LOAD訪存地址歷史緩沖器、預(yù)取器和目標(biāo)預(yù)取地址緩沖器。LOAD訪存信息追蹤排序模塊將亂序LOAD訪存信息變?yōu)轫樞騆OAD訪存信息，再輸入預(yù)取器；預(yù)取器利用順序的訪存信息實(shí)現(xiàn)更準(zhǔn)確的訓(xùn)練和目標(biāo)預(yù)取地址預(yù)測(cè)，預(yù)取器輸出的有效目標(biāo)預(yù)取地址存儲(chǔ)在目標(biāo)預(yù)取地址緩沖器中等待后續(xù)發(fā)送，目標(biāo)預(yù)取地址緩沖器實(shí)時(shí)更新以失效不及時(shí)地址，以避免發(fā)送無用的預(yù)取地址。本發(fā)明可提高訪存規(guī)律的學(xué)習(xí)效率和地址預(yù)測(cè)的準(zhǔn)確率，減少預(yù)取請(qǐng)求對(duì)緩存系統(tǒng)的資源占用。