1.本技術(shù)涉及半導(dǎo)體技術(shù)領(lǐng)域，特別地涉及一種半導(dǎo)體器件塑封料選取方法、裝置、終端設(shè)備及存儲(chǔ)介質(zhì)。

背景技術(shù)：

2.功率半導(dǎo)體器件是電子裝置中電路控制與電能轉(zhuǎn)換的核心，主要用于改變電子裝置中電壓、頻率和電流轉(zhuǎn)換，如分立器件絕緣柵雙極型晶體管(insulated gate bipolar transistor，igbt)、快速恢復(fù)二極管(fast recovery diode,frd)、金屬氧化物半導(dǎo)體場效應(yīng)管(metal-oxide-semiconductor field-effect transistor，mosfet)等，廣泛應(yīng)用于變頻空調(diào)、洗衣機(jī)、冰箱為代表的家電及軌道交通、新能源等領(lǐng)域。由于功率半導(dǎo)體器件的使用特性及應(yīng)用環(huán)境，決定了功率半導(dǎo)體器件的可靠性必須得到保證和提高，才能確保整個(gè)電力轉(zhuǎn)換裝置的可靠運(yùn)行。其中，漏電流大小是評(píng)判功率半導(dǎo)體器件可靠性的重要指標(biāo)，反向偏壓越大，溫度越高，其漏電流也越大。漏電流持續(xù)增大，器件損耗增大，器件穩(wěn)定性就被降低。因此，需要使器件的漏電流控制在一定范圍內(nèi)并使其穩(wěn)定。高溫反偏試驗(yàn)(high temperature reverse bias，htrb)是監(jiān)測漏電流的主要實(shí)驗(yàn)方法，具體為半導(dǎo)體器件的結(jié)溫條件下，施加最大反偏電壓的80％，在電和熱應(yīng)力的作用下，監(jiān)控器件漏電情況。而器件的漏電流，不僅與芯片結(jié)構(gòu)設(shè)計(jì)和晶圓的具體生產(chǎn)工藝強(qiáng)相關(guān)，而且封裝所使用的塑封料對(duì)漏電流同樣影響較大。

技術(shù)實(shí)現(xiàn)要素：

3.針對(duì)上述問題，本技術(shù)提供一種半導(dǎo)體器件塑封料選取方法、裝置、終端設(shè)備及存儲(chǔ)介質(zhì)，解決了現(xiàn)有技術(shù)中半導(dǎo)體器件封裝所使用的塑封料對(duì)漏電流影響較大的技術(shù)問題。

4.第一方面，本技術(shù)提供了一種半導(dǎo)體器件塑封料選取方法，所述方法包括：

5.獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；

6.根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；

7.根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

8.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料，包括以下步驟：

9.根據(jù)所述封裝形式，選取與所述封裝形式匹配的塑封料作為備選塑封料；

10.當(dāng)所述鈍化層的材料為聚酰亞胺時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑

封料中選取不純離子濃度小于第三預(yù)設(shè)閾值以及導(dǎo)熱系數(shù)大于第四預(yù)設(shè)閾值的塑封料作為目標(biāo)塑封料；

11.當(dāng)所述鈍化層的材料包括氮化硅時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑封料中選取任意一種塑封料作為目標(biāo)塑封料。

12.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，所述額定工作信息包括額定工作電壓和額定工作電流。

13.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，所述封裝形式包括全包封裝或半包封裝。

14.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，所述第一預(yù)設(shè)閾值為100μa。

15.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，所述第三預(yù)設(shè)閾值為5ppm。

16.根據(jù)本技術(shù)的實(shí)施例，優(yōu)選的，上述半導(dǎo)體器件塑封料選取方法中，所述第四預(yù)設(shè)閾值為2.0w/m*k。

17.第二方面，本技術(shù)提供一種半導(dǎo)體器件塑封料選取裝置，所述裝置包括：

18.信息獲取模塊，用于獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；

19.封裝形式確定模塊，用于根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；

20.塑封料選取模塊，用于根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

21.第三方面，本技術(shù)提供一種終端設(shè)備，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器上存儲(chǔ)有計(jì)算機(jī)程序，該計(jì)算機(jī)程序被所述處理器執(zhí)行時(shí)，執(zhí)行如第一方面中任一項(xiàng)所述的半導(dǎo)體器件塑封料選取方法。

22.第四方面，本技術(shù)提供一種存儲(chǔ)介質(zhì)，該存儲(chǔ)介質(zhì)存儲(chǔ)的計(jì)算機(jī)程序，可被一個(gè)或多個(gè)處理器執(zhí)行，可用來實(shí)現(xiàn)如第一方面中任一項(xiàng)所述的半導(dǎo)體器件塑封料選取方法。

23.與現(xiàn)有技術(shù)相比，上述方案中的一個(gè)或多個(gè)實(shí)施例可以具有如下優(yōu)點(diǎn)或有益效果：

24.本技術(shù)提供的一種半導(dǎo)體器件塑封料選取方法、裝置、終端設(shè)備及存儲(chǔ)介質(zhì)，該方法包括獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。該方法從封裝層面出發(fā)，根據(jù)器件的鈍化層材料和封裝形式，選擇與之均匹配的塑封料進(jìn)行封裝，達(dá)到降低半導(dǎo)體器件漏

電的目的，提高其可靠性及穩(wěn)定性。在不改變芯片(器件)設(shè)計(jì)、流片工藝的前提下，從芯片(器件)后端封裝的角度來解決，不僅可以避免因芯片(器件)設(shè)計(jì)變更而導(dǎo)致的研發(fā)周期變長，同時(shí)只需變更塑封料，即可降低半導(dǎo)體器件漏電，芯片(器件)設(shè)計(jì)端無需改版，從而大大地縮短了研發(fā)周期及降低產(chǎn)品成本。

附圖說明

25.在下文中將基于實(shí)施例并參考附圖來對(duì)本技術(shù)進(jìn)行更詳細(xì)的描述：

26.圖1為本技術(shù)實(shí)施例提供的一種半導(dǎo)體器件塑封料選取方法的流程示意圖；

27.圖2為本技術(shù)實(shí)施例提供的不同的鈍化層材料的半導(dǎo)體器件采用對(duì)應(yīng)的塑封料進(jìn)行封裝后在高溫反偏試驗(yàn)中的漏電流變化示意圖；

28.圖3為本技術(shù)實(shí)施例提供的另一種半導(dǎo)體器件塑封料選取方法的流程示意圖；

29.圖4為本技術(shù)實(shí)施例提供的一種半導(dǎo)體器件塑封料選取裝置的連接框圖；

30.在附圖中，相同的部件使用相同的附圖標(biāo)記，附圖并未按照實(shí)際的比例繪制。

具體實(shí)施方式

31.以下將結(jié)合附圖及實(shí)施例來詳細(xì)說明本技術(shù)的實(shí)施方式，借此對(duì)本技術(shù)如何應(yīng)用技術(shù)手段來解決技術(shù)問題，并達(dá)到相應(yīng)技術(shù)效果的實(shí)現(xiàn)過程能充分理解并據(jù)以實(shí)施。本技術(shù)實(shí)施例以及實(shí)施例中的各個(gè)特征，在不相沖突前提下可以相互結(jié)合，所形成的技術(shù)方案均在本技術(shù)的保護(hù)范圍之內(nèi)。

32.實(shí)施例一

33.請參閱圖1，本實(shí)施例提供一種半導(dǎo)體器件塑封料選取方法，包括：

34.步驟s101：獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息。

35.其中，待封裝半導(dǎo)體器件可以為mosfet、igbt或frd等器件。

36.所述額定工作信息包括額定工作電壓和額定工作電流，所述待封裝半導(dǎo)體器件的鈍化層材料包括聚酰亞胺和/或氮化硅，也就是說，所述待封裝半導(dǎo)體器件的鈍化層有以下三種：

37.(1)鈍化層為一層氮化硅(sin

x

，單層鈍化結(jié)構(gòu))；

38.(2)鈍化層為一層聚酰亞胺(polymide，pi，單層鈍化結(jié)構(gòu))；

39.(3)鈍化層為一層氮化硅上再覆蓋一層聚酰亞胺(sin

x

+pi)。

40.其中，sin

x

+pi的雙層結(jié)構(gòu)可以保證產(chǎn)品穩(wěn)定性及高良率。

41.鈍化層的材料信息可以根據(jù)晶圓廠的工藝數(shù)據(jù)獲取到。

42.步驟s102：根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式。

43.所述封裝形式包括全包封裝或半包封裝，以及封裝尺寸。如to-220(尺寸型號(hào))半包封/全包封，to-3p(尺寸型號(hào))半包封/全包封。

44.封裝形式的選擇主要看所述待封裝半導(dǎo)體器件的額定工作電流、電壓及外部使用環(huán)境，比如在高電壓大電流的環(huán)境下，如1200v/75a，需要選取尺寸大的封裝形式，因?yàn)楦邏捍箅娏?，其芯片較大，所需焊線也較大，尺寸大也較容易散熱，如果是600v/40a的規(guī)格，則選擇尺寸較小的封裝形式。封裝形式確定后，再來確定使用何種塑封料。

45.多大尺寸的封裝形式只能用對(duì)應(yīng)的料餅大小的塑封料，如to-3p的只能用to-3p料餅大小的規(guī)格，反之其它規(guī)格的產(chǎn)線根本用不了。

46.步驟s103：根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

47.步驟s103包括以下步驟：

48.s103a：根據(jù)所述封裝形式，選取與所述封裝形式匹配的塑封料作為備選塑封料；

49.s103b：當(dāng)所述鈍化層的材料為聚酰亞胺時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑封料中選取不純離子濃度小于第三預(yù)設(shè)閾值以及導(dǎo)熱系數(shù)大于第四預(yù)設(shè)閾值的塑封料作為目標(biāo)塑封料；

50.s103c：當(dāng)所述鈍化層的材料包括氮化硅時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑封料中選取任意一種塑封料作為目標(biāo)塑封料。

51.所述第一預(yù)設(shè)閾值為100μa，所述第三預(yù)設(shè)閾值為5ppm，所述第四預(yù)設(shè)閾值為2.0w/m*k。

52.待選的塑封料為當(dāng)前所能提供的所有塑封料，這些塑封料的適用于哪些封裝形式的器件是已知的，且而每種塑封料都會(huì)有技術(shù)規(guī)格書，即datasheet，里面會(huì)有一系列的參數(shù)指標(biāo)(包括螺旋流動(dòng)長度、凝膠化時(shí)間、熔融粘度、玻璃化溫度、線膨脹系數(shù)、密度、彎曲強(qiáng)度、彎曲模量、燃燒性、體積電阻率等參數(shù))，不純離子濃度和導(dǎo)熱系數(shù)是其中的兩個(gè)參數(shù)，即每種塑封料的不純離子濃度和導(dǎo)熱系數(shù)是已知的。

53.首先，根據(jù)所述封裝形式，從待選的塑封料中選取與所述封裝形式匹配的塑封料作為備選塑封料，然后在根據(jù)鈍化層的材料信息，從備選塑封料中選取目標(biāo)塑封料。

54.也就是說，當(dāng)所述鈍化層為單層pi結(jié)構(gòu)時(shí)，從所述備選塑封料中選取不純離子濃度小于第三預(yù)設(shè)閾值以及導(dǎo)熱系數(shù)大于第四預(yù)設(shè)閾值的塑封料作為目標(biāo)塑封料。而當(dāng)所述鈍化層包括氮化硅(包括單層sin

x

結(jié)構(gòu)或sin

x

+pi雙層結(jié)構(gòu))時(shí)，從所述備選塑封料中選取任意一種塑封料作為目標(biāo)塑封料，即所述目標(biāo)塑封料只需與所述封裝形式對(duì)應(yīng)即可。

55.htrb試驗(yàn)實(shí)質(zhì)是監(jiān)控器件的漏電情況，pn結(jié)具有單向?qū)щ娦?，在反向截止時(shí)，并不是完全截止，而是在承受反向電壓的時(shí)候，會(huì)有微小電流從陰極流向陽極，因此，希望漏電越小越好。而這種漏電的產(chǎn)生，是由于電子/空穴或不純離子的移動(dòng)造成的。

56.由于pi材料特性，對(duì)塑封料較為敏感，不同的pi，不管是對(duì)同種塑封料或多種不同的塑封料，其漏電結(jié)果表現(xiàn)差異較大，如圖2所示，單層pi1搭配塑封料a，對(duì)應(yīng)的htrb試驗(yàn)中的漏電流有跳動(dòng)，雖然150h時(shí)趨于平穩(wěn)，但是總體有上漲，說明單層pi1與塑封料a不匹配；單層pi1搭配塑封料b，漏電平穩(wěn)無增長，且一直維持在10～20μa，說明單層pi1與塑封料b較匹配；單層pi2搭配塑封料a，對(duì)應(yīng)的htrb試驗(yàn)中的漏電發(fā)散且持續(xù)上漲，說明單層pi2與塑封料a不匹配；單層pi2搭配塑封料c，漏電集中且平穩(wěn)，說明單層pi2與塑封料c較匹配。

57.所以，單層pi的鈍化結(jié)構(gòu)需要按照與所述封裝形式對(duì)應(yīng)的且不純離子濃度小于第三預(yù)設(shè)閾值以及導(dǎo)熱系數(shù)大于第四預(yù)設(shè)閾值的條件選取塑封料。

58.對(duì)于器件漏電改善，塑封料的兩個(gè)參數(shù)(不純離子濃度和導(dǎo)熱系數(shù))最為關(guān)鍵：

59.(1)塑封料中的不純離子濃度(主要是氯離子和鈉離子)對(duì)漏電影響較大，濃度越低，漏電越小，最好是小于5ppm(即第三預(yù)設(shè)閾值為5ppm)；

60.(2)對(duì)于大電流、大功率的器件產(chǎn)品，熱量的積累會(huì)導(dǎo)致器件損壞，主要由塑封料的導(dǎo)熱系數(shù)決定，導(dǎo)熱系數(shù)越大，表明器件散熱越好，最好是大于2.0w/m*k(即第四預(yù)設(shè)閾值為2.0w/m*k)。

61.而由于sin

x

致密性好，疏水性強(qiáng)，對(duì)可動(dòng)離子有非常強(qiáng)的阻擋能力，因此，此種鈍化結(jié)構(gòu)對(duì)塑封料的選擇不敏感，可以與封裝廠使用的塑封料保持一致，無需修改塑封料配方或另外采購，且選擇較多，封裝窗口較大，生產(chǎn)成本較低。因此，單層sin

x

或sin

x

+pi雙層結(jié)構(gòu)，可選的塑封料都比較多，封裝窗口大。如圖2所示，雖然塑封料a與單層pi1和單層pi2均不匹配，但是塑封料a搭配單層sin

x

或sin

x

+pi2的雙層結(jié)構(gòu)，漏電較小且平穩(wěn)，說明塑封料a與單層sin

x

或sin

x

+pi2的雙層結(jié)構(gòu)都比較匹配，可見單層sin

x

或sin

x

+pi雙層結(jié)構(gòu)對(duì)塑封料的選擇都不敏感，塑封料可以有多種選擇，可以與封裝廠使用的塑封料保持一致，與封裝形式匹配即可。

62.按照這種方法，在產(chǎn)品研發(fā)階段，在不改變芯片結(jié)構(gòu)設(shè)計(jì)及晶圓流片工藝條件的前提下，可以通過塑封料的選擇來改善器件漏電流。而目標(biāo)塑封料除了要匹配封裝形式外，還需要匹配晶圓的鈍化層的材料信息，一旦塑封料被敲定，指定到封裝廠且不允許隨意變更，保證封裝出的成品滿足器件漏電要求。

63.由于其封裝形式不一樣，大小一樣，故封裝時(shí)所使用的塑封料料餅大小就會(huì)不一樣，根據(jù)其塑封模具特性，其配方也會(huì)有差異，對(duì)于半包封產(chǎn)品，由于其散熱塊暴露在外面，對(duì)導(dǎo)熱系數(shù)沒有嚴(yán)格要求，但對(duì)全包封產(chǎn)品，散熱塊外圍還有一層塑封料，這則需要比較高的導(dǎo)熱系數(shù)。即同種塑封料，應(yīng)用在半包或全包上，效果差別是很大的，因?yàn)榘氚腿莾煞N不同的封裝形式，所使用的塑封料必然不一樣的，因?yàn)槠渌芊饽＞卟灰粯?、散熱性不一樣，?dǎo)致塑封料的料餅大小、配方等必然是不一樣的。純離子濃度和導(dǎo)熱系數(shù)對(duì)應(yīng)就是塑封料的配方，半包和全包其塑封料的配方是不一樣的。所以本實(shí)施例中，當(dāng)鈍化層為單層pi時(shí)，需要結(jié)合封裝形式以及不純離子濃度和導(dǎo)熱系數(shù)來選取對(duì)應(yīng)的。

64.實(shí)際應(yīng)用中，若現(xiàn)有的塑封料不能滿足htrb的漏電需求，可對(duì)塑封料的配方進(jìn)一步調(diào)整，使得不純離子濃度進(jìn)一步降低，導(dǎo)熱系數(shù)進(jìn)一步加大，直至滿足htrb的漏電需求。

65.請參閱圖3，本實(shí)施例還提供半導(dǎo)體器件塑封料選取方法的另一流程示意圖。

66.本實(shí)施例提供一種半導(dǎo)體器件塑封料選取方法，獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。該方法從封裝層面出發(fā)，根據(jù)器件的鈍化層材料和封裝形式，選擇與之均匹配的塑封料進(jìn)行封裝，達(dá)到降低半導(dǎo)體器件漏電的目的，提高其可靠性及穩(wěn)定性。在不改變芯片(器件)設(shè)計(jì)、流片工藝的前提下，從芯片(器件)后端封裝的角度來解決，不僅可以避免因芯片(器件)設(shè)計(jì)變更而導(dǎo)致的研發(fā)周期變長，同時(shí)只需變更塑封料，即可降低半導(dǎo)體器件漏電，芯片(器件)設(shè)計(jì)端無需改版，從而大大地縮短了研發(fā)周期及降低產(chǎn)品成本。

67.實(shí)施例二

68.請參閱圖4，本實(shí)施例提供一種半導(dǎo)體器件塑封料選取裝置100，包括：信息獲取模塊101、封裝形式確定模塊102和塑封料選取模塊103。

69.信息獲取模塊101，用于獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；

70.封裝形式確定模塊102，用于根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；

71.塑封料選取模塊103，根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

72.信息獲取模塊101獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；封裝形式確定模塊102根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；塑封料選取模塊103根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

73.上述方法步驟的具體實(shí)施例過程可參見實(shí)施例一，本實(shí)施例在此不再贅述。

74.實(shí)施例三

75.本實(shí)施例提供一種終端設(shè)備，該終端設(shè)備可以是手機(jī)、電腦或平板電腦等，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器上存儲(chǔ)有計(jì)算器程序，該計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)如實(shí)施例一中所述的半導(dǎo)體器件塑封料選取方法?？梢岳斫?，終端設(shè)備還可以包括，輸入/輸出(i/o)接口，以及通信組件。

76.其中，處理器用于執(zhí)行如實(shí)施例一中的半導(dǎo)體器件塑封料選取方法中的全部或部分步驟。存儲(chǔ)器用于存儲(chǔ)各種類型的數(shù)據(jù)，這些數(shù)據(jù)例如可以包括終端設(shè)備中的任何應(yīng)用程序或方法的指令，以及應(yīng)用程序相關(guān)的數(shù)據(jù)。

77.所述處理器可以是專用集成電路(application specific integrated circuit，簡稱asic)、數(shù)字信號(hào)處理器(digital signal processor，簡稱dsp)、數(shù)字信號(hào)處理設(shè)備(digital signal processing device，簡稱dspd)、可編程邏輯器件(programmable logic device，簡稱pld)、現(xiàn)場可編程門陣列(field programmable gate array，簡稱fpga)、控制器、微控制器、微處理器或其他電子元件實(shí)現(xiàn)，用于執(zhí)行上述實(shí)施例一中的半導(dǎo)體器件塑封料選取方法。

78.所述存儲(chǔ)器可以由任何類型的易失性或非易失性存儲(chǔ)設(shè)備或者它們的組合實(shí)現(xiàn)，例如靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，簡稱sram)，電可擦除可編程只讀存儲(chǔ)器(electrically erasable programmable read-only memory，簡稱eeprom)，可擦除可編程只讀存儲(chǔ)器(erasable programmable read-only memory，簡稱eprom)，可編程只讀存儲(chǔ)器(programmable read-only memory，簡稱prom)，只讀存儲(chǔ)器(read-only memory，

簡稱rom)，磁存儲(chǔ)器，快閃存儲(chǔ)器，磁盤或光盤。

79.實(shí)施例四

80.本實(shí)施例提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，如閃存、硬盤、多媒體卡、卡型存儲(chǔ)器(例如，sd或dx存儲(chǔ)器等)、隨機(jī)訪問存儲(chǔ)器(ram)、靜態(tài)隨機(jī)訪問存儲(chǔ)器(sram)、只讀存儲(chǔ)器(rom)、電可擦除可編程只讀存儲(chǔ)器(eeprom)、可編程只讀存儲(chǔ)器(prom)、磁性存儲(chǔ)器、磁盤、光盤、服務(wù)器、app應(yīng)用商城等等，其上存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)可以實(shí)現(xiàn)如下方法步驟：

81.步驟s101：獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；

82.步驟s102：根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；

83.步驟s103：根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。

84.上述方法步驟的具體實(shí)施例過程可參見實(shí)施例一，本實(shí)施例在此不再贅述。

85.綜上，本技術(shù)提供的一種半導(dǎo)體器件塑封料選取方法、裝置、終端設(shè)備及存儲(chǔ)介質(zhì)，該方法包括獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。該方法從封裝層面出發(fā)，根據(jù)器件的鈍化層材料和封裝形式，選擇與之均匹配的塑封料進(jìn)行封裝，達(dá)到降低半導(dǎo)體器件漏電的目的，提高其可靠性及穩(wěn)定性。在不改變芯片(器件)設(shè)計(jì)、流片工藝的前提下，從芯片(器件)后端封裝的角度來解決，不僅可以避免因芯片(器件)設(shè)計(jì)變更而導(dǎo)致的研發(fā)周期變長，同時(shí)只需變更塑封料，即可降低半導(dǎo)體器件漏電，芯片(器件)設(shè)計(jì)端無需改版，從而大大地縮短了研發(fā)周期及降低產(chǎn)品成本。

86.在本技術(shù)實(shí)施例所提供的幾個(gè)實(shí)施例中，應(yīng)該理解到，所揭露的方法，也可以通過其它的方式實(shí)現(xiàn)。以上所描述的方法實(shí)施例僅僅是示意性的。

87.需要說明的是，在本文中，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個(gè)

……”

限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。

88.雖然本技術(shù)所揭露的實(shí)施方式如上，但所述的內(nèi)容只是為了便于理解本技術(shù)而采用的實(shí)施方式，并非用以限定本技術(shù)。任何本技術(shù)所屬技術(shù)領(lǐng)域內(nèi)的技術(shù)人員，在不脫離本技術(shù)所揭露的精神和范圍的前提下，可以在實(shí)施的形式上及細(xì)節(jié)上作任何的修改與變化，但本技術(shù)的專利保護(hù)范圍，仍須以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。技術(shù)特征：

1.一種半導(dǎo)體器件塑封料選取方法，其特征在于，所述方法包括：獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料，包括以下步驟：根據(jù)所述封裝形式，選取與所述封裝形式匹配的塑封料作為備選塑封料；當(dāng)所述鈍化層的材料為聚酰亞胺時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑封料中選取不純離子濃度小于第三預(yù)設(shè)閾值以及導(dǎo)熱系數(shù)大于第四預(yù)設(shè)閾值的塑封料作為目標(biāo)塑封料；當(dāng)所述鈍化層的材料包括氮化硅時(shí)，根據(jù)所述鈍化層的材料信息，從所述備選塑封料中選取任意一種塑封料作為目標(biāo)塑封料。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述額定工作信息包括額定工作電壓和額定工作電流。4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述封裝形式包括全包封裝或半包封裝。5.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一預(yù)設(shè)閾值為100μa。6.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述第三預(yù)設(shè)閾值為5ppm。7.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述第四預(yù)設(shè)閾值為2.0w/m*k。8.一種半導(dǎo)體器件塑封料選取裝置，其特征在于，包括：信息獲取模塊，用于獲取待封裝半導(dǎo)體器件的額定工作信息及其鈍化層的材料信息；封裝形式確定模塊，用于根據(jù)所述待封裝半導(dǎo)體器件的額定工作信息，確定所述待封裝半導(dǎo)體器件的封裝形式；塑封料選取模塊，用于根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。9.一種終端設(shè)備，其特征在于，包括存儲(chǔ)器和處理器，所述存儲(chǔ)器上存儲(chǔ)有計(jì)算機(jī)程序，該計(jì)算機(jī)程序被所述處理器執(zhí)行時(shí)，執(zhí)行如權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體器件塑封料選取方法。10.一種存儲(chǔ)介質(zhì)，其特征在于，該存儲(chǔ)介質(zhì)存儲(chǔ)的計(jì)算機(jī)程序，可被一個(gè)或多個(gè)處理器執(zhí)行，可用來實(shí)現(xiàn)如權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體器件塑封料選取方法。

技術(shù)總結(jié)

本申請?zhí)峁┑囊环N半導(dǎo)體器件塑封料選取方法、裝置、終端設(shè)備及存儲(chǔ)介質(zhì)，該方法包括根據(jù)所述鈍化層的材料信息和所述封裝形式，選取與所述鈍化層的材料信息和所述封裝形式均匹配的目標(biāo)塑封料；其中，所述目標(biāo)塑封料能夠使得通過所述目標(biāo)塑封料封裝之后的所述待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中的漏電流小于第一預(yù)設(shè)閾值且該待封裝半導(dǎo)體器件在高溫反偏試驗(yàn)中于預(yù)設(shè)時(shí)間范圍內(nèi)的漏電流變化值小于第二預(yù)設(shè)閾值。該方法從封裝層面出發(fā)，根據(jù)器件的鈍化層材料和封裝形式，選擇與之均匹配的塑封料進(jìn)行封裝，達(dá)到降低半導(dǎo)體器件漏電的目的，提高其可靠性及穩(wěn)定性。提高其可靠性及穩(wěn)定性。提高其可靠性及穩(wěn)定性。

技術(shù)研發(fā)人員：梁賽嫦 楊發(fā)森 吳佳蒙 史波 肖婷

受保護(hù)的技術(shù)使用者：珠海零邊界集成電路有限公司

技術(shù)研發(fā)日：2020.10.19

技術(shù)公布日：2022/4/22