本實(shí)用新型提出了一種測(cè)試結(jié)構(gòu),用于監(jiān)測(cè)半導(dǎo)體
芯片的性能穩(wěn)定性,包括多個(gè)測(cè)試單元,所述測(cè)試單元包括PMOS、與平行PMOS并保持一定間距的NMOS、形成于PMOS和NMOS之上的公共柵極、位于NMOS之下的N型襯底以及位于NMOS、PMOS以及N型襯底之上的多個(gè)通孔連線,所述NMOS包括一預(yù)摻雜區(qū),所述預(yù)摻雜區(qū)具有預(yù)定寬度。測(cè)試單元中包括NMOS、PMOS以及公共柵極,在測(cè)試單元形成之后通過(guò)對(duì)測(cè)試結(jié)構(gòu)進(jìn)行性能檢測(cè)便能夠檢測(cè)出所述NMOS的預(yù)摻雜寬度是否會(huì)對(duì)測(cè)試結(jié)構(gòu)造成一定影響,從而監(jiān)測(cè)出所述NMOS的預(yù)摻雜寬度對(duì)半導(dǎo)體芯片穩(wěn)定性是否有影響。
聲明:
“測(cè)試結(jié)構(gòu)” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)