本發(fā)明涉及并行測試結構,其中,示例裝置包括與包含被測裝置的集成電路連接并向其提供測試電壓的測試模塊。該測試模塊在該被測裝置上執(zhí)行時間相關介電擊穿(TDDB)測試。解碼器與該被測裝置及該測試模塊連接。該解碼器選擇性連接各被測裝置至該測試模塊。電子熔絲與該被測裝置中不同的一個連接。當相應被測裝置失效時,該電子熔絲將各該被測裝置與該測試電壓單獨電性斷開。保護電路連接于該電子熔絲與接地電壓之間,當該被測裝置失效時,各保護電路在該解碼器周圍提供分流。
聲明:
“并行測試結構” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業(yè)用途,請聯(lián)系該技術所有人。
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